Tài liệu AN1191 từ Diodes Incorporated có tiêu đề “DC-DC PCB Layout Design for EMC” (Thiết kế Layout PCB cho bộ chuyển đổi DC-DC nhằm tối ưu tương thích điện từ EMC). Đây là một hướng dẫn kỹ thuật chi tiết nhằm giúp các kỹ sư thiết kế mạch nguồn giảm thiểu nhiễu điện từ (EMI) ngay từ khâu thiết kế board mạch.
Dưới đây là tóm tắt nội dung chi tiết của tài liệu này:
1. Tầm quan trọng của Layout đối với EMC
Tài liệu nhấn mạnh rằng một thiết kế PCB tốt không chỉ giúp mạch hoạt động đúng chức năng mà còn đóng vai trò quyết định trong việc đạt các chứng chỉ EMC (như CISPR 25 hoặc EN 55032). Việc tối ưu layout ngay từ đầu sẽ giúp giảm chi phí hệ thống vì không cần thêm các bộ lọc nhiễu cồng kềnh hoặc vỏ bọc kim loại đắt tiền.
2. Thiết kế cấu trúc lớp (Stack-up)
Diodes khuyến nghị sử dụng ít nhất 4 lớp cho các bộ chuyển đổi DC-DC công suất cao để kiểm soát nhiễu tốt nhất:
-
Lớp Top (Lớp 1): Đặt linh kiện và đi các đường mạch chính (tracking).
-
Lớp Mid-1 (Lớp 2): Lớp Ground (GND) phẳng hoàn toàn. Việc đặt GND ngay sát lớp Top giúp thu hẹp diện tích vòng lặp dòng điện theo chiều dọc (vertical loop), từ đó giảm bức xạ.
-
Lớp Mid-2 (Lớp 3): Dành cho các đường mạch bổ sung hoặc ưu tiên cho các đường truyền công suất (Power traces).
-
Lớp Bottom (Lớp 4): Một lớp Ground phẳng khác, đóng vai trò như một tấm khiên (shielding) ngăn bức xạ ra môi trường ngoài.
3. Vị trí linh kiện và Vòng lặp dòng điện (Current Loops)
Tài liệu tập trung vào việc xác định và thu nhỏ các “Hot Loop” (vòng lặp có biến thiên dòng điện lớn di/dt):
-
Vòng lặp đầu vào: Đây là nguồn gây nhiễu chính trong bộ Buck. Tụ điện đầu vào (C_IN) phải được đặt cực kỳ gần chân MOSFET/IC để giảm cảm kháng ký sinh.
-
Tụ điện (Capacitors): Tài liệu giải thích về đặc tính của tụ điện qua 3 vùng: vùng điện dung (thấp tần), vùng cộng hưởng và vùng cảm kháng (cao tần). Cần chọn tụ có tần số tự cộng hưởng phù hợp với tần số nhiễu cần dập.
-
Cuộn cảm (Inductor): Tránh đi các đường tín hiệu nhạy cảm bên dưới cuộn cảm.
4. Kỹ thuật đi dây và đặt Via (Vias)
-
Via Placement: Sử dụng nhiều lỗ via khi kết nối các lớp Ground để giảm trở kháng và cảm kháng.
-
Đường mạch (Traces): Các đường mạch có dòng điện thay đổi nhanh (di/dt cao) phải ngắn và rộng nhất có thể.
-
Nút Switch (SW Node): Đây là khu vực có biến thiên điện áp lớn (dv/dt cao). Diện tích đồng tại nút SW cần vừa đủ để tản nhiệt nhưng không được quá lớn vì sẽ đóng vai trò như một “ăng-ten” phát xạ nhiễu điện trường.
5. Phân tách Ground (PGND và SGND)
Tài liệu hướng dẫn cách phân tách:
-
Power Ground (PGND): Nơi dòng điện lớn và nhiễu chạy qua.
-
Signal Ground (SGND): Nơi các tín hiệu điều khiển nhạy cảm (như chân Feedback) tham chiếu.
-
Hai loại ground này nên được kết nối với nhau tại duy nhất một điểm (thường là dưới gầm IC) để tránh nhiễu từ mạch công suất tràn sang mạch điều khiển.
6. Tối ưu hóa Footprint (Dấu chân linh kiện)
Tài liệu chỉ ra rằng cách thiết kế pad cho tụ điện cũng ảnh hưởng đến EMC. Việc thu nhỏ khoảng cách giữa pad tụ điện và các via nối đất sẽ giảm đáng kể cảm kháng vòng lặp.
Kết luận: Tài liệu này là một “quyển bí kíp” thực hành cho các kỹ sư điện tử. Thay vì dựa vào may rủi khi đi đo EMC, AN1191 cung cấp các quy tắc vật lý cụ thể về việc quản lý vòng lặp dòng điện và cấu trúc lớp để triệt tiêu nhiễu tại nguồn.
Link: https://www.diodes.com/assets/App-Note-Files/AN1191-DC-DC-PCB-Layout-Design-for-EMC.pdf
