9 yếu tố ảnh hưởng đến bảo toàn tín hiệu PCB

Tránh các vấn đề về tính toàn vẹn của tín hiệu trong PCB là một nhiệm vụ cực kỳ phức tạp đối với các nhà thiết kế. Nó đòi hỏi sự hiểu biết sâu sắc về các quy tắc và kỹ thuật thiết kế toàn vẹn tín hiệu. Với sự ra đời của các họ logic nhanh hơn, các nhà thiết kế đã nhận ra rằng các bố cục PCB đơn giản không thể tồn tại các yêu cầu về tính toàn vẹn của tín hiệu.

Các thiết kế tốc độ cao đi kèm với các vấn đề đặc biệt về tính toàn vẹn tín hiệu có thể khiến bạn đau đầu nếu không được xử lý đúng cách. Các kỹ sư luôn được khuyên nên xem xét một số dịch vụ thiết kế PCB tốt nhất nhất định để giảm thiểu các vấn đề về tính toàn vẹn của tín hiệu trong chu kỳ thiết kế ban đầu để có thể tránh được các lần lặp lại thiết kế tốn kém.

Nội dung bài viết:

• Tính toàn vẹn của tín hiệu trong PCB là gì?
• Cần phải đảm bảo tính toàn vẹn của tín hiệu trong PCB
• 9 yếu tố dẫn đến các vấn đề toàn vẹn của tín hiệu trong PCB

Tính toàn vẹn của tín hiệu trong PCB là gì?

Tính toàn vẹn của tín hiệu (SI) biểu thị khả năng truyền tín hiệu mà không bị biến dạng. Tính toàn vẹn của tín hiệu không là gì khác ngoài chất lượng của tín hiệu đi qua đường truyền. Nó cho phép đo lượng tín hiệu suy giảm khi tín hiệu đi từ trình điều khiển đến thiết bị thu. Vấn đề này không phải là mối quan tâm lớn ở tần số thấp hơn nhưng là yếu tố quan trọng cần xem xét khi PCB hoạt động ở tốc độ cao hơn và tần số cao (> 50MHz). Trong chế độ tần số cao, cả khía cạnh kỹ thuật số và tương tự của tín hiệu đều cần được quan tâm.

Ảnh hưởng của môi trường truyền dẫn đến tính toàn vẹn của tín hiệu

Khi một tín hiệu truyền từ trình điều khiển đến người nhận, tín hiệu đó không được giữ nguyên, bất cứ thứ gì đã được gửi ban đầu sẽ được nhận với các mức độ biến dạng khác nhau. Sự biến dạng tín hiệu này xảy ra do các yếu tố như không phù hợp trở kháng, phản xạ, ringing, nhiễu xuyên âm, chập chờn và dội đất. Mục tiêu chính của nhà thiết kế là giảm thiểu các yếu tố như vậy để tín hiệu ban đầu có thể đến đích với độ méo tối thiểu. Cũng cần có sự chăm sóc đặc biệt để duy trì chất lượng tín hiệu và kiểm soát các tác động không mong muốn của chúng trong mạch điện tử.

Cần tính toàn vẹn của tín hiệu trong PCB

Khi chúng tôi gặp vấn đề về tính toàn vẹn của tín hiệu trong PCB, nó có thể không hoạt động như mong muốn. Nó có thể hoạt động theo cách không đáng tin cậy – đôi khi hoạt động và đôi khi không. Nó có thể hoạt động trong giai đoạn nguyên mẫu, nhưng thường thất bại trong quá trình sản xuất số lượng lớn; nó có thể hoạt động trong phòng thí nghiệm, nhưng không đáng tin cậy trong thực địa; nó hoạt động trong các lô sản xuất cũ hơn, nhưng không thành công trong các lô sản xuất mới, v.v. Một tín hiệu được cho là đã mất tính toàn vẹn khi:

• Nó bị bóp méo, tức là hình dạng của nó thay đổi so với hình dạng mong muốn
• Nhiễu điện không mong muốn được chồng lên tín hiệu làm suy giảm tỷ lệ tín hiệu trên nhiễu (S / N)
• Nó tạo ra nhiễu không mong muốn cho các tín hiệu và mạch khác trên bảng

PCB được cho là có tính toàn vẹn tín hiệu cần thiết khi:

• Tất cả các tín hiệu bên trong nó lan truyền mà không bị biến dạng
• Các thiết bị và kết nối của nó không dễ bị nhiễu điện và nhiễu điện từ (EMI) từ các sản phẩm điện khác trong vùng lân cận theo hoặc tốt hơn các tiêu chuẩn quy định
• Nó không tạo ra hoặc phát xạ bức xạ EMI ra các mạch/cáp/sản phẩm điện khác được kết nối với nó hoặc ở vùng lân cận, mức phát xạ cần theo hoặc tốt hơn các tiêu chuẩn quy định

9 yếu tố dẫn đến các vấn đề về tính toàn vẹn của tín hiệu trong PCB

Có lẽ nguyên nhân quan trọng nhất của các vấn đề về tính toàn vẹn của tín hiệu trong PCB là thời gian tăng tín hiệu nhanh hơn. Khi các mạch và thiết bị hoạt động ở tần số thấp đến trung bình với thời gian tăng và giảm trung bình, các vấn đề về tính toàn vẹn của tín hiệu do thiết kế PCB hiếm khi là một vấn đề. Tuy nhiên, khi chúng tôi đang hoạt động ở tần số cao (RF & cao hơn), với thời gian tăng của tín hiệu (rise time) ngắn hơn nhiều, tính toàn vẹn của tín hiệu do thiết kế PCB trở thành một vấn đề rất lớn.

Thời gian tăng giảm là rất quan trọng đối với tính toàn vẹn của tín hiệu

Các yếu tố góp phần làm suy giảm tính toàn vẹn của tín hiệu trong PCB:

Nói chung, thời gian tang rise time tín của hiệu nhanh và tần số tín hiệu cao làm tăng các vấn đề về tính toàn vẹn của tín hiệu. Đối với mục đích phân tích, chúng tôi có thể chia các vấn đề về tính toàn vẹn tín hiệu khác nhau thành các loại sau:

1. Suy giảm tín hiệu do trở kháng đường truyền không kiểm soát được

Chất lượng tín hiệu trên mạng phụ thuộc vào các đặc tính của trace tín hiệu và đường trở lại return path của nó. Trong quá trình di chuyển trên đường dây, nếu tín hiệu gặp phải những thay đổi hoặc không đồng nhất về trở kháng của đường dây, nó sẽ bị phản xạ gây ra hiện tượng ringing và méo tín hiệu.

Hơn nữa, thời gian tăng của tín hiệu càng nhanh thì độ méo tín hiệu do thay đổi trở kháng đường truyền không kiểm soát được càng lớn. Chúng tôi có thể giảm thiểu sự biến dạng tín hiệu do phản xạ bằng cách giảm hoặc loại bỏ những thay đổi trở kháng đường truyền bằng cách:

• Đảm bảo rằng các đường tín hiệu và đường trở lại return path của chúng hoạt động như các đường truyền thống nhất có trở kháng được kiểm soát đồng nhất.
• Có đường dẫn trả về tín hiệu dưới dạng các mặt phẳng đồng nhất được đặt gần các lớp tín hiệu.
• Đảm bảo rằng các đường tín hiệu trở kháng được kiểm soát ở cả phía nguồn phát và trở kháng phía máy thu – giống như trở kháng đặc trưng của đường tín hiệu. Điều này có thể yêu cầu việc bổ sung các điện trở đầu cuối termination thích hợp ở đầu nguồn phát source và phía đầu thu receiver.

2. Suy giảm tín hiệu do các trở kháng khác không liên tục

Trở kháng không liên tục dẫn đến ringing và méo tín hiệu

Như chúng ta đã đề cập trước đó, nếu tín hiệu gặp phải trở kháng gián đoạn trong quá trình di chuyển, nó sẽ bị phản xạ gây ra hiện tượng ringing và méo tín hiệu. Sự gián đoạn trong trở kháng của đường dây sẽ xảy ra khi gặp một trong các trường hợp sau:

• Khi một tín hiệu gặp via trên đường đi của nó.
• Khi một tín hiệu phân nhánh thành hai hoặc nhiều nhánh.
• Khi plane chưa đường trở về của tín hiệu gặp phải sự gián đoạn, giống như sự chia cắt trong mặt phẳng plane khi các stub được kết nối với đường tín hiệu.
• Khi stub được kết nối với đường dây tín hiệu.
• Khi một đường tín hiệu bắt đầu ở đầu nguồn.
• Khi một đường tín hiệu kết thúc ở đầu thu.
• Khi đường dẫn tín hiệu và đường trở lại return path được kết nối với các chân của connector.

Và, thời gian tăng rise time của tín hiệu càng nhanh thì độ méo tín hiệu do gián đoạn trở kháng càng lớn. Chúng tôi có thể giảm thiểu sự biến dạng tín hiệu do gián đoạn trở kháng đường truyền bằng cách:

• Giảm thiểu tác động của sự gián đoạn do via và stub via bằng cách sử dụng microvia nhỏ hơn và công nghệ HDI PCB.
• Giảm độ dài stub của trace.
• Định tuyến các trace theo kiểu chuỗi daisy thay vì nhiều nhánh rẽ khi một tín hiệu được sử dụng tại nhiều nơi.
• Điện trở đầu cuối thích hợp ở phái nguồn phát và máy thu.
• Sử dụng tín hiệu vi sai và các cặp vi sai được kết hợp chặt chẽ, vốn có khả năng miễn dịch tốt hơn với sự gián đoạn trong các plane đường trở về của tín hiệu.
• Đảm bảo rằng tại các connector nởi mà hay xảy ra hiện tượng gián đoạn, các đường tín hiệu được tạo càng ngắn và đường trả tín hiệu càng rộng càng tốt.

3. Suy giảm tín hiệu do sự trễ lan truyền

Tín hiệu mất thời gian hữu hạn khi chúng truyền trên PCB từ nguồn phát đến máy thu. Độ trễ của tín hiệu tỷ lệ thuận với độ dài đường tín hiệu và tỷ lệ nghịch với tốc độ tín hiệu trên các lớp PCB cụ thể. Nếu tín hiệu dữ liệu và tín hiệu clock không khớp với độ trễ tổng thể, chúng sẽ đến các thời điểm khác nhau để phát hiện tại máy thu và điều này sẽ gây ra sai lệch tín hiệu; và độ lệch quá mức sẽ gây ra lỗi lấy mẫu tín hiệu. Khi tốc độ tín hiệu trở nên cao hơn, tốc độ lấy mẫu cũng cao hơn và độ lệch cho phép sẽ nhỏ hơn, gây ra xu hướng sai số do lệch lớn hơn.

MẸO: Có thể giảm thiểu độ lệch trong một nhóm đường tín hiệu bằng cách khớp độ trễ tín hiệu, chủ yếu bằng cách khớp độ dài trace – matching.

4. Suy giảm tín hiệu do tín hiệu suy giảm

Tín hiệu bị suy giảm khi chúng truyền qua các đường PCB do tổn thất do dẫn điện trở (tăng ở tần số cao hơn do hiệu ứng bề mặt skin) và hệ số tiêu tán vật liệu điện môi Df. Cả hai suy hao này đều tăng khi tần số tăng, do đó các thành phần tần số cao hơn của tín hiệu sẽ bị suy hao lớn hơn so với các thành phần tần số thấp hơn; điều này gây ra giảm băng thông tín hiệu, sau đó dẫn đến biến dạng tín hiệu do tăng thời gian tăng rise time của tín hiệu; và thời gian tăng của tín hiệu tăng quá mức dẫn đến lỗi trong việc phát hiện dữ liệu.

MẸO: Khi suy giảm tín hiệu là một vấn đề quan trọng cần cân nhắc, người ta phải chọn đúng loại vật liệu tốc độ cao có tổn hao thấp và kiểm soát hình học của trace để giảm thiểu suy hao tín hiệu.

5. Suy giảm tín hiệu do nhiễu xuyên âm

Nhiễu xuyên âm trên các đường tín hiệu PCB liền kề

Sự chuyển đổi điện áp hoặc dòng điện nhanh trên đường tín hiệu hoặc mặt phẳng đường trở lại return path có thể ghép vào các đường tín hiệu liền kề gây ra các tín hiệu không mong muốn được gọi là nhiễu xuyên âm và nhiễu chuyển mạch trên các đường tín hiệu liền kề. Sự ghép nối xảy ra do điện dung lẫn nhau và điện cảm lẫn nhau giữa các trace. Sự kết hợp điện dung và cảm ứng lẫn nhau này có thể được giảm bớt bằng cách tăng không gian giữa các trace. Theo quy tắc ngón tay cái, không gian phải gấp ba lần chiều rộng trace (3W). Và như mọi khi, thời gian tăng của tín hiệu rise time nhanh hơn tạo ra nhiều nhiễu xuyên âm và nhiễu chuyển mạch hơn.

Nhiễu xuyên âm và nhiễu chuyển mạch có thể được giảm thiểu bằng cách:

• Tăng khả năng tách biệt giữa các trace tín hiệu liền kề.
• Làm cho các đường trở lại return path của tín hiệu càng rộng càng tốt và đồng nhất như các mặt phẳng đồng nhất và tránh các đường trở lại return path bị chia cắt.
• Sử dụng vật liệu PCB có hằng số điện môi thấp hơn.
• Sử dụng tín hiệu vi sai và các cặp vi sai được kết hợp chặt chẽ, vốn có khả năng miễn nhiễm tốt hơn với nhiễu xuyên âm.

6. Suy giảm tín hiệu do mạng lưới phân phối nguồn và đất

GND và nguồn hoặc đường dẫn hoặc mặt phẳng có trở kháng rất thấp, nhưng vẫn có thể khác 0 ohm. Khi tín hiệu đầu ra và cổng bên trong chuyển đổi trạng thái, dòng điện qua nguồn và đường đất / các đường dẫn / plane thay đổi, gây ra điện áp rơi trong đường dẫn nguồn và đường tiếp đất. Điều này sẽ làm giảm điện áp trên các chân nguồn và chân đất của các thiết bị. Tần số của các trường hợp như vậy càng cao và thời gian chuyển đổi tín hiệu càng nhanh, và số lượng đường dây chuyển đổi trạng thái đồng thời càng cao, thì sự giảm điện áp trên các đường power và ground plane càng lớn. Điều này sẽ làm giảm chất lượng của nguồn và nếu quá mức sẽ khiến thiết bị hoạt động sai.

Để giảm những ảnh hưởng này, mạng lưới phân phối nguồn phải được thiết kế sao cho giảm thiểu trở kháng của hệ thống nguồn:

• Mặt phẳng power plane và ground plane phải được đặt gần nhau và càng gần bề mặt PCB càng tốt. Điều này sẽ giảm điện cảm do via.
• Nhiều tụ điện decoupling điện cảm thấp nên được sử dụng trên các đường power, ground và chúng phải được đặt càng gần nguồn điện và chân nối đất của thiết bị càng tốt.
• Sử dụng các IC có cách thức đóng gói có chân ngắn.
• Thực hiện các biện pháp khác để giảm trở kháng giữa nguồn và đường đất.

7. Suy giảm tín hiệu do EMI / EMC

EMI/EMC tăng theo tần số và thời gian tăng tín hiệu nhanh hơn. Cường độ trường xa bức xạ tăng tuyến tính theo tần số đối với dòng tín hiệu một đầu và bình phương với dòng tín hiệu vi sai. Đọc hướng dẫn thiết kế PCB cho EMI và EMC để có giải thích chi tiết.

MẸO: Cũng có thể giảm EMI bằng cách giảm diện tích vòng lặp dòng điện- current loop.

8. Các vấn đề về tính toàn vẹn của tín hiệu do qua sơ khai và sơ khai trace

Stub via là một phần của via không được sử dụng để truyền tín hiệu. Một stub via hoạt động như một mạch cộng hưởng với một tần số cộng hưởng cụ thể mà tại đó nó lưu trữ năng lượng tối đa bên trong nó. Nếu tín hiệu có một thành phần đáng kể ở hoặc gần tần số đó, thì thành phần đó của tín hiệu sẽ bị suy giảm nhiều do nhu cầu năng lượng của stub via ở tần số cộng hưởng của nó. Trong ví dụ được mô tả dưới đây, phần A của via được sử dụng để truyền tín hiệu từ dây dẫn C1 ở lớp ngoài đến dây dẫn Cn ở lớp bên trong. Nhưng phần B của via là phần thừa – do đó, là stub via.

Stub via gốc là nguyên nhân gây ra sự suy giảm tín hiệu nghiêm trọng trong PCB

Các trace dài có thể hoạt động như ăng-ten và do đó làm tăng các vấn đề để tuân thủ các tiêu chuẩn EMC. Trace stub cũng có thể tạo ra phản xạ ảnh hưởng tiêu cực đến tính toàn vẹn của tín hiệu. Điện trở kéo pull-up hoặc kéo pull-down trên tín hiệu tốc độ cao là những nguồn gốc phổ biến gây ra stub. Nếu các điện trở như vậy được yêu cầu thì định tuyến các tín hiệu dưới dạng chuỗi daisy.

Tránh các trace stub bằng cách triển khai định tuyến chuỗi daisy

9. Các vấn đề về tính toàn vẹn của tín hiệu do dội đất ground bounce

Do tiêu thụ dòng điện quá mức, mức tham chiếu ground của mạch thay đổi so với mức tham chiếu ban đầu, nghĩa là điện thế của đất không còn là 0V nữa. Điều này là do điện trở đất và điện trở của các thành phần kết nối như dây dẫn và trace. Do đó, các mức điện thế đất tại các điểm khác nhau trong đất sẽ khác nhau. Điều này được gọi là điện dội đất vì điện áp ground sẽ thay đổi theo dòng điện.

Các kỹ thuật để giảm ground bounce của đất:

Thêm các tụ điện decoupling tại cùng GND cục bộ.

Kết hợp sử dụng các điện trở để hạn chế dòng điện trong mạch.

Đặt các tụ điện decoupling gần các chân linh kiện.

Lưu ý đến trở kháng của GND.

Thời gian tăng rise time của tín hiệu là một tham số quan trọng trong các vấn đề SI. Để đạt được mức toàn vẹn tín hiệu mong muốn, chúng ta nên tập trung vào kiểm soát trở kháng, suy hao, dội đất, độ trễ lan truyền và EMI / EMC. Các biện pháp toàn vẹn tín hiệu nên được áp dụng trong giai đoạn thiết kế PCB một cách cẩn thận.

Tham khoả: https://www.protoexpress.com/blog/signal-integrity-issues-in-pcb/